「FPGA利用方法の多様性について」

CPUを利用せずに実現する場合のFPGA内部の構成は以下のとおりです。
HDL（ハードウェア記述言語）で回路を作成しFPGA内に回路を配置します。
その後、配置した回路の信号と実際のFPGAのピンを結び付けると実現できます。

図2.  CPUを利用しない場合の構成

HDLのボリュームの参考用にVerilogで記載してみました。
（参考用のためノーデバックです）

HDLの概要は、クロックの立ち上がりエッジが入るたびに、パルス信号をサンプリングし、パルス信号がLowからHighになったタイミングでカウントアップします。
そのカウンタの状態を8bitカウンタ出力として端子へ出力します。

module PulseCounter(
    input           i_clk,	//入力信号：クロック（50MHzと仮定）
    input           i_reset,	//入力信号：リセット
    input           i_Pulse,	//入力信号：パルス信号

    output  [7:0]   o_Counter	//出力信号：8bitカウンタ
);

    reg              PulseBefore;	//前回のパルス状態を保持する
    reg	    [7:0]    PulseCounter;	//パルスの数を数える

    assign o_Counter = PulseCounter;

    //パルスカウンタ回路
    always @( posedge i_clk ) begin	//クロックの立ち上がりエッジで以下の処理をする
        if(i_reset == ON)		//リセット入力
        begin
            PulseBefore <= 1'b0;	//リセットの入力により2bitレジスタをクリア
            PulseCounter <= 8'd0;	//カウンタをクリア
        end
        else if(PulseBefore == OFF)
        begin
           if(i_Pulse == ON)			
                PulseCounter <= PulseCounter + 8'd1;	//カウントアップ
        end
        PulseBefore <= i_Pulse;			//次回の比較用に保存
    end

endmodule

参考用：Verilog記述例

この構成の場合、クロックに同期して信号をサンプリングします。
よってクロックが50MHzの場合は50MHzでサンプリングします。
よって、サンプリング定理から25MHzまでのパルス入力をカウントすることが出来ます。

CPUを利用した場合の構成は以下のとおりです。
CPUでプログラムを実行するために、ROMとRAMをバスで接続します。
また、ソフトからパルス入力や8bitカウンタ出力を制御するためIO制御用の回路もCPUとバス接続します。
このような構成によって、FPGA内部にCPUを配置し、マイコンのようにプログラムから入出力端子を制御することが可能になります。

図3.  CPUを利用した場合の構成図

CPUを利用した場合、プログラムによって、パルスの入力状態を読み込み、プログラムでカウンタ値を出力します。

プログラムの実行速度はCPUのアーキテクチャーによっても変わります。
FPGAの場合は、CPUコアを購入したり、究極的には自作することも可能であり、一概に性能を記載することができませんので、１命令を1クロックで実行する前提で説明します。

CPU無し構成の場合は、１クロックのタイミングでパルスをサンプリングしていました。
一方、CPUを利用する場合は、1命令を１クロックで実行するため、1回のサンプリングには、数命令の実行が必要になります。
そこから、パルスの立ち上がりエッジの検出処理や、カウントアップ処理、結果の出力処理を考えると、少なく見ても数十命令は実行します。
言い換えると、１回のサンプリングに数十クロック（命令）かかるため、パルスの周波数上限も低い周波数となります。
CPU無し構成に比べて、大幅な性能低下と言えます。

上述のとおり、パルスカウンタの機能実現においては、CPUを利用せずに構成した方が高性能になります。

では、パルスカウンタの機能を拡張する場合を考えてみます。
１秒間ごとのカウンタ値を保存し、過去１時間の移動平均を8bitカウンタに出力します。

CPUを利用している場合は、ソフトウェアの修正で対応が可能です。
この場合は、FPGA内部回路（HDL）の修正は不要です。

一方、CPUを利用していない場合は、データ格納用のメモリの確保や、計算するための回路をHDLで記述して対応が可能です。

HDLで作成すると、FPGA内の回路の元（例えばロジックエレメント）を利用することになり、その上限を意識する必要があります。
また、HDLで多くの回路を作り込むと、信号の遅れなど、タイミング関連の検証も必要になり、検証も含めて容易ではありません。